ASIC/ FPGA-Designer

EDA-Tools:
- SYNOPSYS design tools (Design, Synthese, Simulation, Test)
- Synplicity (FPGA Synthese)
- ModelSim (VHDL Simulation, Verilog Simulation)
- SynaptiCAD (Simulation, Dokumentation)
- Affirma NC (Verilog Simulation, VHDL Simulation)
- FPGA-Tools (Altera Quartus, Xilinx ISE)

Kenntnisse:
- VHDL
- Verilog HDL
- Perl
- TCL

Erfahrungen:
- Team- und Projektleitung
- Ausarbeitung der System- /Schaltkreisspezifikation
- Erstellen von Test-/Verifikationsplänen
- Erstellen von Testbenches und Testabläufen/-szenarien
- Modellieren des HDL-Code (VHDL, Verilog)
- Synthese des HDL-Code auf Zieltechnologie
- Einbau von Teststrukturen (Scan, BIST)
- Funktionale Verifikation, Verifikation mittels ATPG
- Pre- und Postlayoutsimulation
- Technologieumsetzung (ASIC/ASIC, FPGA/ASIC)